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Xavier Boivinet
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Les transistors gate-all-around à nanofeuilles d’IBM Research ont permis de développer une puce test avec une technologie 2 nanomètres.
© IBM
Assemblage de transistors en 3D, la technologie « gate-all-around » à nanofeuilles succède au FinFET pour les applications les plus exigeantes en matière de consommation énergétique et de performances.
Tous les grands industriels des semi-conducteurs ont le regard braqué sur lui. Il est le candidat idéal pour miniaturiser toujours plus, dans la lignée de la loi de Moore qui prédit un doublement du nombre de transistors par puce tous les deux ans. Lui ? Le transistor 3D « gate-all-around » (GAA) à base de nanofeuilles. En octobre dernier, Samsung a révélé l’utiliser pour produire ses puces en 3 nanomètres (nm) dès le premier semestre 2022. Le coréen compte également dessus pour sa technologie 2 nm prévue pour 2025. En juillet 2021, Intel a annoncé l’arrivée en 2024 de sa technologie 2 nm – qu’il appelle 20A, pour 20 angströms – à base de transistors GAA. Ceux-ci sont au cœur de la première « puce test » en 2 nm dévoilée par IBM en mai 2021 [voir photo]. « Cette étape importante nous conforte dans l’idée que la technologie est suffisamment mature pour poursuivre les investissements », indique Mukesh Khare, le responsable des technologies de puce chez IBM Research.
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