Chip Act : « Rien n’est encore acté pour les lignes pilotes, nous espérons des décisions dans les prochains mois », souligne Sebastien Dauvé, directeur du CEA-Leti

Industrie et Technologies : Quel rôle jouent les lignes pilotes de puces dans le Chip Act européen ?

Sebastien Dauvé : Ce Chip Act est un cadre posé par la commission européenne qui décrit les ambitions de l’Europe pour ses filières de semi-conducteurs. Il vise à renforcer la capacité de production sur le sol européen et donc de limiter notre dépendance à l’importation. 

Outre l’utilisation d’un cadre réglementaire plus proche de celui qui existe aux États-Unis qui favoriserait la production et l’utilisation de puces sur le territoire, le Chip Act prévoit l’installation de trois lignes pilotes. Ces lignes doivent permettre d’améliorer les liens entre la R&D et la production industrielle. 

Il est prévu que l’une de ces lignes pilotes soit mise en place au CEA-Leti, à Grenoble, pour lancer la production de puces en technologie FD-SOI à des nœuds beaucoup plus bas que nous le faisons actuellement. Toutefois, pour l’heure rien n’est acté, et les sommes annoncés pour ces lignes pilotes [ndlr : 12 milliards d’euros en dix ans] ne sont pas concrètes.

Pourquoi miser sur le FD-SOI ?

Le FD-SOI [ndlr : Fully Depleted Silicon On Insulator ou silicium totalement déplété sur isolant] est une technologie née en France, il y a 40 ans, dans les salles blanches du CEA. Elle repose sur une méthode spécifique, le Smart Cut, qui permet un report de couches cristallines. Ainsi, une fine couche d’oxyde de silicium isolant a pu être ajoutée à l’architecture classique d’un transistor. 

Le résultat donne des puces qui consomment beaucoup moins. Elles visent principalement le marché de l’embarqué, pour les voitures par exemple ou encore pour les composant radiofréquences. Le dernier smartphone de Google, le Pixel 6, fonctionne avec la technologie FD-SOI de Soitec. 

Cependant, pour l’instant nous ne sommes capables de faire en Europe que des nœuds technologiques de 28 à 22 nanomètres. Pour produire des puces plus puissantes qui consommeraient moins, et qui correspondraient donc aux futurs besoin du marché, nous devons descendre à des nœuds plus petits. Un projet est en cours pour descendre à 18 nanomètres, et l’ambition de cette ligne pilote est d’atteindre les 10 nanomètres. C’est compliqué, parce que chaque génération demande de revoir l’empilement et l’architecture des transistors, et demande un investissement conséquent.

Que penser des deux autres lignes pilotes envisagées ?

L’IMEC, en Belgique, se concentrera sur les transistors FinFET, une technologie 3D qui permet d’atteindre des nœuds jusqu’à 1 nanomètre. Cela s’inscrit dans leur stratégie qui est de fournir les outils de gravure et de lithographie toujours plus à la pointe. 

Pour la ligne pilote à Fraunhofer, en Allemagne, elle sera liée à sa maitrise du packaging, notamment en ce qui concerne l’empilement 3D et l’intégration hétérogène. Ces technologies sont également explorées au CEA-Leti – bien que Fraunhofer aille plus loin que nous – pour le potentiel qu’elle représente pour le « More than Moore ». C’est-à-dire l’implémentation de différentes fonctionnalités dans les circuits intégrés.

Nous espérons que les décisions autour de ces lignes pilotes pourront être prises dans les prochains mois, afin que tout converge avant l’été. Il faut bien avoir en tête que tout retard pris se reporte sur la prise en main de ces technologies par les industriels. Et nous sommes sur des produits dont les temps de maturation sont longs – d’emblée nous visons l’horizon 2027-2030, car dès lors que l’on travaille sur des transistors les temps de recherches est incompressible.